В HTML      В PDF
микроэлектроника, микросхема, микроконтроллер, память, msp430, MSP430, Atmel, Maxim, LCD, hd44780, t6963, sed1335, SED1335, mega128, avr, mega128  
  Главная страница > Обзоры по типам > Микроконтроллеры > AVR

реклама

 
радиационно стойкие ПЗУ Миландр

Продажа силового и бронированного кабеля и провода в Москве




Arduino Uno R3 Atmega328
готовый модуль
Лучшая Цена 335 руб




Стартовый набор с большим набором аксесуаров
Arduino Uno R3 Atmega328
Лучшая Цена 2211 руб



7.9. Описание регистров системы синхронизации

7.9.1. CTRL - регистр управления системной синхронизацией

Бит 7 6 5 4 3 2 1 0  
+0x00
- - - - - SCLKSEL[2:0]
CTRL
Чтение/запись Чт. Чт. Чт. Чт. Чт. Чт./Зап. Чт./Зап. Чт./Зап.
Начальное значение 0 0 0 0 0 0 0 0
  • Биты 7:3 - Res: резервные биты

Резервные биты не задействованы и зарезервированы для использования в будущем. Для совместимости с более новыми МК, выполняя запись в этот регистр, всегда записывайте нули в резервные биты.

  • Биты 2:0 - SCLKSEL[2:0]: настройка системной синхронизации

Биты SCLKSEL предназначены для выбора источника системной синхронизации. Доступные варианты для выбора приведены в таблице 7.1. Процесс изменения источника системной синхронизации длится 2 цикла (периода) предыдущего источника синхронизации и еще 2 цикла нового. Данные биты защищены механизмом защиты от изменения конфигурации (подробности см. в 3.12 "Защита от изменения конфигурации".

Биты SCLKSEL нельзя изменить, если выбираемый новый источник нестабилен.

Таблица 7.1. Настройка системной синхронизации

SCLKSEL[2:0] Групповая конфигурация Описание
000 RC2MHz Внутренний RC-генератор частоты 2 МГц
001 RC32MHz Внутренний RC-генератор частоты 32 МГц
010 RC2kHz Внутренний RC-генератор частоты 32 кГц
011 XOSC Внешний генератор или сигнал синхронизации
100 PLL Блок PLL
101 - Резерв
110 - Резерв
111 - Резерв

7.9.2. PSCTRL - регистр предделителя системной синхронизации

Бит 7 6 5 4 3 2 1 0  
+0x01
- PSADIV[4:0] PSBCDIV
PSCTRL
Чтение/запись Чт. Чт./Зап. Чт./Зап. Чт./Зап. Чт./Зап. Чт./Зап. Чт./Зап. Чт./Зап.
Начальное значение 0 0 0 0 0 0 0 0
  • Бит 7 - Res: резервный бит

Данный бит является резервным и всегда считывается с нулевым значением. Для совместимости с будущими МК, выполняя запись в этот регистр, всегда записывайте ноль в резервный бит.

  • Биты 6:2 - PSADIV[4:0]: коэффициент деления предделителя А

Данные биты управляют коэффициентом деления предделителя А в соответствии с таблицей 7.2. Биты можно модифицировать по ходу работы МК, тем самым, позволяя динамически изменять соотношение частот сигналов синхронизации CLKPER4 и CLKSYS (системная синхронизация).

Таблица 7.2. Коэффициент деления предделителя А

PSADIV[4:0] Групповая конфигурация Описание
00000 1 Нет деления
00001 2 Деление на 2
00011 4 Деление на 4
00101 8 Деление на 8
00111 16 Деление на 16
01001 32 Деление на 32
01011 64 Деление на 64
01101 128 Деление на 128
01111 256 Деление на 256
10001 512 Деление на 512
10101   Резерв
10111   Резерв
11001   Резерв
11011   Резерв
11101   Резерв
11111   Резерв
  • Биты 1:0 - PSBCDIV: коэффициент деления предделителей В и С

С помощью данных можно настроить коэффициент деления предделителей В и С (см. таблицу 7.3). От настройки предделителя B зависит соотношение частот сигналов синхронизации CLKPER2 и CLKPER4. В свою очередь, от настройки предделителя С зависит соотношение частот сигналов синхронизации CLKPER, CLKCPU и CLKPER2 (см. рисунок 7.5).

Таблица 7.3. Коэффициент деления предделителей В и С

PSBCDIV[1:0] Групповая конфигурация Коэффициент деления предделителя В Коэффициент деления предделителя С
00 1_1 Нет деления Нет деления
01 1_2 Нет деления Деление на 2
10 4_1 Деление на 4 Нет деления
11 2_2 Деление на 2 Деление на 2

7.9.3. LOCK - Регистр защиты системы синхронизации

Бит 7 6 5 4 3 2 1 0  
+0x02
- - - - - - - LOCK
LOCK
Чтение/запись Чт. Чт. Чт. Чт. Чт. Чт. Чт. Чт./Зап.
Начальное значение 0 0 0 0 0 0 0 0
  • Биты 7:1 - Res: резервные биты

Данные биты являются резервными и всегда считываются с нулевыми значениями. Для совместимости с будущими МК, выполняя запись в этот регистр, всегда записывайте нули в резервные биты.

  • Бит 0 - LOCK: защита системы синхронизации

После записи единицы в бит LOCK блокируется возможность дальнейшего изменения регистров CTRL и PSCTRL. Этим достигается защита настроек системы синхронизации от модификации. Защита остается активной вплоть до следующего сброса МК.

Данные биты защищены механизмом защиты от изменения конфигурации, рассмотренной в 3.12 "Защита от изменения конфигурации".

Очистка бита LOCK возможна только выполнением сброса МК.

7.9.4. RTCCTRL - регистр управления счетчиком реального времени (RTC)

Бит 7 6 5 4 3 2 1 0  
+0x03
- - - - RTCSRS[2:0] RTCEN
RTCCTRL
Чтение/запись Чт. Чт. Чт. Чт. Чт./Зап. Чт./Зап. Чт./Зап. Чт./Зап.
Начальное значение 0 0 0 0 0 0 0 0
  • Биты 7:4 - Res: резервные биты

Данные биты не задействованы и зарезервированы для использования в будущем. В целях совместимости с более новыми МК, выполняя запись в этот регистр, всегда записывайте нули в резервные биты.

  • Биты 3:1 - RTCSRC[2:0]: источник синхронизации

Данные биты позволяют выбрать источник синхронизации счетчика реального времени в соответствии с таблицей 7.4.

Таблица 7.4. Источник синхронизации счетчика реального времени

RTCSRC[2:0] Групповая конфигурация Описание
000 ULP 1 кГц от внутреннего ULP генератора частоты 32 кГц
001 TOSC 1 кГц от кварцевого генератора частоты 32 кГц (выводы TOSC)
010 RCOSC 1 кГц от внутреннего RC-генератора частоты 32 кГц
011 - Резерв
100 - Резерв
101 TOSC32 32 кГц от кварцевого генератора частоты 32 кГц (выводы TOSC)
110 - Резерв
111 - Резерв
  • Бит - RTCEN: разрешение работы источника синхронизации RTC

Установка бита RTCEN приводит к разрешению работы выбранного источника синхронизации совместно со счетчиком реального времени.



<-- Предыдущая страница Оглавление Следующая страница -->





 
Впервые? | Реклама на сайте | О проекте | Карта портала
тел. редакции: +7 (495) 514 4110. e-mail:info@eust.ru
©1998-2016 ООО Рынок Микроэлектроники