В HTML      В PDF
микроэлектроника, микросхема, микроконтроллер, память, msp430, MSP430, Atmel, Maxim, LCD, hd44780, t6963, sed1335, SED1335, mega128, avr, mega128  
  Главная страница > Обзоры по типам > Микроконтроллеры > ARM > ARM7TDMI

реклама

 
радиационно стойкие ПЗУ Миландр

Продажа силового и бронированного кабеля и провода в Москве

текст еще



7. Статические и динамические характеристики

В данном разделе приводится информация по динамическим характеристикам ядра ARM7TDMI в следующей последовательности:

1. Информация по временным диаграммам

Каждой временной диаграмме в этом разделе сопутствует таблица с параметрами этой диаграммы. В таблицах:

  • символ "f" в конце наименования сигнала обозначает падающий фронт
  • символ "r" в конце наименования сигнала обозначает нарастающий фронт

2. Основная временная диаграмма

На рисунке 7.1 представлена основная временная диаграмма процессора ARM7TDMI. Параметры этой временной диаграммы приведены в таблице 7.1.

Основная временная диаграмма
Рисунок 7.1. Основная временная диаграмма

Таблица 7.1. Параметры основной временной диаграммы

Обозн. Параметр Тип параметра
Taddr Время от MCLKr до действительного адреса максимум
Tah Время удержания данных от MCLKr минимум
Tbld Время от MCLKr до MAS[1:0] и LOCK максимум
Tblh Время удержания MAS[1:0] и LOCK с момента MCLKr минимум
Tcdel Задержка от MCLK до ECLK максимум
Texd Время от MCLKf до действительности nEXEC минимум
Texh Время удержания nEXEC от MCLKf минимум
Tmdd Время от MCLKr до действительности nTRANS, nM[4:0] и TBIT максимум
Tmdh Время удержания nTRANS и nM[4:0] от MCLKr минимум
Tmsd Время от MCLKf до действительности nMREQ и SEQ максимум
Tmsh Время удержания nMREQ и SEQ от MCLKf минимум
Topcd Время от MCLKr до действительности nOPC максимум
Topch Время удержания nOPC от MCLKr минимум
Trwd Время от MCLKr до действительности nRW максимум
Trwh Время удержания nRW от MCLKr минимум

3. Управление разрешением шины адреса

На рисунке 7.2 показана временная диаграмма управления разрешением шины адреса процессора ARM7TDMI. Параметры временной диаграммы, используемой на рисунке 7.2, представлены в таблице 7.2.

Временная диаграмма управления разрешением шины адреса
Рисунок 7.2. Временная диаграмма управления разрешением шины адреса

Таблица 7.2. Параметры временной диаграммы управления разрешением шины адреса

Обозн. Параметр Тип параметра
Tabe Время разрешения шины адреса Максимум
Tabz Время отключения шины адреса Максимум

4. Цикл двунаправленной записи данных

На рисунке 7.3 показана временная диаграмма цикла двунаправленной записи процессора ARM7TDMI. Параметры временной диаграммы, используемые на рисунке 7.3, представлены в таблице 7.3.

Временная диаграмма цикла двунаправленной записи данных
Рисунок 7.3. Временная диаграмма цикла двунаправленной записи данных

Прим.: на рисунке 7.3 DBE = 1, а nENIN = 0 в течение показанного цикла.

Таблица 7.3. Параметры временной диаграммы цикла двунаправленной записи

Обозн. Параметр Тип параметра
Tdoh Время удержания DOUT[31:0] от MCLKf Минимум
Tdout Время от MCLKf до действительности D[31:0] Максимум
Tnen Время от MCLKf до действительности nENOUT Максимум
Tnenh Время удержания nENOUT от MCLKf Минимум

5. Цикл двунаправленного чтения данных

На рисунке 7.4 показана временная диаграмма цикла двунаправленного чтения данных процессора ARM7TDMI. Параметры временной диаграммы с рисунка 7.4 представлены в таблице 7.4.

Временная диаграмма цикла двунаправленного чтения данных
Рисунок 7.4. Временная диаграмма цикла двунаправленного чтения данных

Прим.: на рисунке 7.4 DBE =1, а nENIN = 0 в течение показанного цикла.

Таблица 7.4. Параметры временной диаграммы цикла двунаправленного чтения данных

Обозн. Параметр Тип параметра
Tbylh Время удержания BL[3:0] от MCLKf Минимум
Tbyls Время установления BL[3:0] до MCLKr Минимум
Tdih Время удержания DIN[31:0] от MCLKf Минимум
Tdis Время установления DIN[31:0] до MCLKf Минимум
Tnen Время от MCLKf до действительности nENOUT Максимум

6. Управление шиной данных

На рисунке 7.5 показана временная диаграмма управления шиной данных процессора ARM7TDMI. Параметры этой временной диаграммы перечислены в таблице 7.5.

Временная диаграмма управления шиной данных
Рисунок 7.5. Временная диаграмма управления шиной данных

Прим.: цикл, представленный на рисунке 7.5, является циклом записи данных, т.к. nENOUT имеет низкий уровень в течение фазы 1. Здесь, для изменения поведения шины данных вначале используется DBE, а затем nENIN.

Таблица 7.5. Параметры временной диаграммы управления шиной данных

Обозн. Параметр Тип параметра
Tdbe Время разрешения шины данных от DBEr Максимум
Tdbnen Время от DBE до действительности nENOUT Максимум
Tdbz Время отключения шины данных от DBEf Максимум
Tdoh Время удержания DOUT[31:0]от MCLKf Минимум
Tdout Время от MCLKf до действительности D[31:0] Максимум

7. Временная диаграмма 3-стабильного вывода

На рисунке 7.6 представлена временная диаграмма тристабильного вывода процессора ARM7TDMI. Параметры этой временной диаграммы приведены в таблице 7.6.

Временная диаграмма 3-стабильного вывода
Рисунок 7.6. Временная диаграмма 3-стабильного вывода

Таблица 7.6. Параметры временной диаграммы 3-стабильного вывода

Обозн. Параметр Тип параметра
Ttbe Время разрешения шины адреса и данных от TBEr Максимум
Ttbz Время отключения шины адреса и данных от TBEf Максимум

8. Временная диаграмма цикла однонаправленной записи данных

На рисунке 7.7 показана временная диаграмма однонаправленной записи данных процессора ARM7TDMI. Параметры временной диаграммы приведены в таблице 7.6.

Временная диаграмма цикла однонаправленной записи данных
Рисунок 7.7. Временная диаграмма цикла однонаправленной записи данных

Таблица 7.7. Параметры временной диаграммы цикла однонаправленной записи данных

Обозн. Параметр Тип параметра
Tdohu Время удержания DOUT[31:0] от MCLKf Минимум
Tdoutu Время от MCLKf действительности DOUT[31:0] Максимум
Tnen Время от MCLKf действительности nENOUT Максимум

9. Временная диаграмма цикла однонаправленного чтения данных

На рисунке 7.8 представлена временная диаграмма цикла однонаправленного чтения данных процессора ARM7TDMI. Параметры временной диаграммы приведены в таблице 7.7.

Временная диаграмма цикла однонаправленного чтения данных
Рисунок 7.8. Временная диаграмма цикла однонаправленного чтения данных

Таблица 7.8. Параметры временной диаграммы однонаправленного чтения данных

Обозн. Параметр Тип параметра
Tbylh Время удержания BL[3:0] от MCLKf Минимум
Tbyls Время установления BL[3:0] до MCLKr Минимум
Tdihu Время удержания DIN[31:0] от MCLKf Минимум
Tdisu Время установления DIN[31:0] до MCLKf Минимум
Tnen Время от MCLKf до действительности nENOUT Максимум

10. Временная диаграмма конфигурационного вывода

На рисунке 7.9 представлена временная диаграмма конфигурационного вывода процессора ARM7TDMI. Параметры этой временной диаграммы приведены в таблице 7.9.

Временная диаграмма конфигурационного вывода
Рисунок 7.9. Временная диаграмма конфигурационного вывода

Таблица 7.9. Параметры временной диаграммы конфигурационного вывода

Обозн. Параметр Тип параметра
Tcth Время удержания конфигурации Минимум
Tcts Время установления конфигурации Минимум

11. Временная диаграмма сопроцессора

На рисунке 7.10 представлена временная диаграмма процессора ARM7TDMI. Параметры временной диаграммы приведены в таблице 7.10.

Временная диаграмма сопроцессора
Рисунок 7.10. Временная диаграмма сопроцессора

Прим.: на рисунке 7.10 nMREQ и SEQ, как правило, становятся действительными по истечении времени Tmsd после подающего фронта MCLK. В этом цикле ядро находится в состоянии ожидания занятости сопроцессора для завершения инструкции. Если CPA и CPB изменяются в течение фазы 1, то временная диаграмма nMREQ и SEQ зависит от Tcpms. Большинство систем могут генерировать CPA и CPB в течение предыдущей фазы 2, поэтому, временная диаграмма nMREQ и SEQ всегда зависит от Tmsd.

Таблица 7.10. Параметры временной диаграммы сопроцессора

Обозн. Параметр Тип параметра
Tcph Время удержания CPA,CPB от MCLKr Минимум
Tcpi Время от MCLKf до действительности nCPI Максимум
Tcpih Время удержания nCPI от MCLKf Минимум
Tcpms Время от CPA, CPB до nMREQ, SEQ Максимум
Tcps Время установления CPA, CPB до MCLKr Минимум

12. Временная диаграмма исключительной ситуации

На рисунке 7.11 показана временная диаграмма исключительной ситуации процессора ARM7TDMI. Параметры временной диаграммы приведены в таблице 7.11.

Временная диаграмма исключительной ситуации
Рисунок 7.11. Временная диаграмма исключительной ситуации

Прим.: на рисунке 7.11 для распознавания асинхронного прерывания (ISYNC=0) или источника сброса необходимо следующим образом установить или удержать соответствующие сигналы:

  • установить соответствующий сигнал в течение Tis или Trs перед соответствующим фронтом синхронизации
  • удержать соответствующий сигнал в течение Tim или Tis после соответствующего фронта синхронизации

Данные входы могут быть приложены полностью асинхронно. В этом случае корректность цикла распознавания неважна.

Таблица 7.11. Параметры временной диаграммы исключительной ситуации

Обозн. Параметр Тип параметра
Tabth Время удержания ABORT от MCLKf Минимум
Tabts Время установления ABORT до MCLKf Минимум
Tim Время гарантированного нераспознавания асинхронного прерывания, ISYNC=0 Максимум
Tis Время установления асинхронного прерывания до MCLKf для гарантированного распознавания, ISYNC=0 Минимум
Trm Время гарантированного нераспознавания сброса Максимум
Trs Время установления сброса до MCLKr для гарантированного распознавания Минимум

13. Временная диаграмма синхронного прерывания

Рисунок 7.12 иллюстрирует временную диаграмму синхронного прерывания процессора ARM7TDMI. Параметры временной диаграммы приведены в таблице 7.12.

Временная диаграмма синхронного прерывания
Рисунок 7.12. Временная диаграмма синхронного прерывания

Таблица 7.12. Параметры временной диаграммы синхронного прерывания

Обозн. Параметр Тип параметра
Tsih Удержание синхронизированных nFIQ, nIRQ от MCLKf с ISYNC=1 Минимум
Tsis Установление синхронизированных nFIQ, nIRQ до MCLKf с ISYNC=1 Минимум

14. Временная диаграмма отладки

На рисунке 7.13 показана временная диаграмма отладки процессора ARM7TDMI. Параметры этой временной диаграммы представлены в таблице 7.13.

Временная диаграмма отладки
Рисунок 7.13. Временная диаграмма отладки

Таблица 7.13. Параметры временной диаграммы отладки

Обозн. Параметр Тип параметра
Tbrkh Время удержания BREAKPT от MCLKr Минимум
Tbrks Время установления BREAKPT до MCLKr Минимум
Tdbgd Время от MCLKr до действительности DBGACK Максимум
Tdbgh Время удержания DGBACK от MCLKr Минимум
Tdbgrq Время от DBGRQ до действительности DBGRQI Максимум
Texth Время удержания EXTERN[1:0] от MCLKf Минимум
Texts Время установления EXTERN[1:0] до MCLKf Минимум
Trg Время от MCLKf до действительности RANGEOUT0, RANGEOUT1 Максимум
Trgh Время удержания RANGEOUT0, RANGEOUT1от MCLKf Минимум
Trqh Время гарантированного нераспознавания DBGRQ Минимум
Trqs Время установления DBGRQ до MCLKr для гарантированного распознавания Минимум

15. Временная диаграмма вывода отладочного коммуникационного канала

На рисунке 7.14 показана временная диаграмма вывода DCC процессора ARM7TDMI. Параметры временной диаграммы представлены в таблице 7.14.

Временная диаграмма вывода DCC
Рисунок 7.14. Временная диаграмма вывода DCC

Таблица 7.14. Параметры временной диаграммы вывода DCC

Обозн. Параметр Тип параметра
Tcommd Время от MCLKr до действительности COMMRX, COMMTX Максимум

16. Временная диаграмма точек прерывания

На рисунке 7.15 представлена временная диаграмма точек прерывания процессора ARM7TDMI, а ее параметры приведены в таблице 7.15.

Временная диаграмма точек прерывания
Рисунок 7.15. Временная диаграмма точек прерывания

Прим.: изменение BREAKPT на рисунке 7.15 в низкоуровневой фазе MCLK приводит к изменению nCPI, nEXEC, nMREQ и SEQ в этой же фазе.

Таблица 7.15. Параметры временной диаграммы точек прерывания

Обозн. Параметр Тип параметра
Tbcems Задержка от BREAKPT до nCPI, nEXEC, nMREQ, SEQ Максимум

17. Временная диаграмма тестовой синхронизации и внешней синхронизации

На рисунке 7.16 показана временная диаграмма тестовой синхронизации и внешней синхронизации процессора ARM7TDMI. Параметры этой временной диаграммы представлены в таблице 7.16.

Временная диаграмма TCK и ECLK
Рисунок 7.16. Временная диаграмма TCK и ECLK

Прим.: на рисунке 7.16 Tctdel - максимальная задержка от одного из фронтов TCK до соответствующего фронта ECLK.

Таблица 7.16. Параметры временной диаграммы TCK и ECLK

Обозн. Параметр Тип параметра
Tctdel Задержка от TCK до ECLK Максимум

18. Временная диаграмма цикла памяти

На рисунке 7.17 показана временная диаграмма цикла памяти процессора ARM7TDMI. Параметры этой временной диаграммы приведены в таблице 7.17.

Временная диаграмма MCLK
Рисунок 7.17. Временная диаграмма MCLK

Прим.: на рисунке 7.17 ядро не тактируется высокоуровневой фазой MCLK, когда nWAIT =0. В течение показанных циклов nMREQ и SEQ изменяются однократно в течение первой низкоуровневой фазы MCLK, а A[31:0] изменяются однократно в течение второй высокоуровневой фазы MCLK. Фаза 2 показана для справки. Данный сигнал является внутренним и от него тактируется вся внутренняя активность. Он показан для демонстрации того, как высокоуровневая фаза внешней MCLK отключается от внутренней синхронизации ядра.

Таблица 7.17. Параметры временной диаграммы MCLK

Обозн. Параметр Тип параметра
Taddr Время от MCLKr до действительности адреса Максимум
Tmckh Длительность высокого уровня MCLK Минимум
Tmckl Длительность низкого уровня MCLK Минимум
Tmsd Время от MCLKf до действительности nMREQ и SEQ Максимум
Twh Время удержания nWAIT от MCLKf Минимум
Tws Время установления nWAIT до MCLKr Минимум

19. Основная временная диаграмма граничного сканирования

На рисунке 7.18 показана основная временная диаграмма граничного сканирования процессора ARM7TDMI. Параметры этой временной диаграммы приведены в таблице 7.18.

Основная временная диаграмма граничного сканирования
Рисунок 7.18. Основная временная диаграмма граничного сканирования

Таблица 7.18. Параметры основной временной диаграммы граничного сканирования

Обозн. Параметр Тип параметра
Tbsch Период высокого уровня TCK Минимум
Tbscl Период низкого уровня TCK Минимум
Tbsdd Время от TCK до действительности вывода данных Максимум
Tbsdh Время удержания вывода данных от TCK Минимум
Tbsih Время удержания TDI, TMS от TCKr Минимум
Tbsis Время установления TDI, TMS до TCKr Минимум
Tbsod Время от TCKf до действительности TDO Максимум
Tbsoh Время удержания TDO от TCKf Минимум
Tbssh Установление сигала ввода-вывода от TCKr Минимум
Tbsss Установление сигнала ввода-вывода до TCKr, Минимум

20. Временная диаграмма периода сброса

На рисунке 7.19 показана временная диаграмма периода сброса процессора ARM7TDMI. Параметры временной диаграммы сведены в таблицу 7.19.

Временная диаграмма периода сброса
Рисунок 7.19. Временная диаграмма периода сброса

Таблица 7.19. Параметры временной диаграммы периода сброса

Обозн. Параметр Тип параметра
Tbsr Период сброса nTRST Минимум
Trstd Время от nRESETf до действительности D[31:0], DBGACK, nCPI, nENOUT, nEXEC, nMREQ, SEQ Максимум
Trstl Длительность низкого уровня nRESET для гарантированного сброса Минимум

21. Времена разрешения и запрета вывода

На рисунке 7.20 показаны времена разрешения и запрета вывода применительно к инструкции HIGHZ TAP-контроллера.

На рисунке 7.21 показаны времена разрешения и запрета вывода при сканировании данных. Параметры временных диаграмм представлены в таблице 7.20.

Времена разрешения и запрета вывода для инструкции HIGHZ TAP-контроллера
Рисунок 7.20. Времена разрешения и запрета вывода для инструкции HIGHZ TAP-контроллера

Прим.: на рисунке 7.20 показаны параметры Tbse (время разрешения вывода) и Tbsz (время запрета вывода), когда инструкция HIGHZ TAP-контроллера загружена в регистр инструкции.

Времена разрешения и запрета вывода при сканировании данных
Рисунок 7.21. Времена разрешения и запрета вывода при сканировании данных

Прим.: на рисунке 7.21 показаны параметры Tbse (время разрешения вывода) и Tbsz (время запрета вывода) для случая сканирования данных в результате различий логических уровней в сканируемых ячейках для ABE и DBE.

Таблица 7.20. Параметры временной диаграммы разрешения и запрета вывода

Обозн. Параметр Тип параметра
Tbse Время разрешения вывода Максимум
Tbsz Время запрета вывода Максимум

22. Управление разрешением фиксации адреса

На рисунке 7.22 показана временная диаграмма управления разрешением фиксации адреса (ALE) процессора ARM7TDMI. Параметры временной диаграммы приведены в таблице 7.21.

Временная диаграмма управления ALE
Рисунок 7.22. Временная диаграмма управления ALE

Прим.: на рисунке 7.22 Tald - время в течение которого ALE должен иметь низкий уровень фиксации текущего адреса на фазе 2. Если ALE принимает низкий уровень по истечении Tald, то фиксируется новый адрес. Эта ситуация известна под названием разрыв адреса (address breakthrough).

Таблица 7.21. Параметры временной диаграммы управления ALE

Обозн. Параметр Тип параметра
Tald Время фиксации выходов адресной группы Максимум
Tale Задержка открытия фиксируемых выходов адресной группы Максимум
Taleh Время удержания фиксируемых выходов адресной группы Минимум

23. Временная диаграмма управления адресным конвейером

На рисунке 7.23 показана временная диаграмма управления APE (разрешение адресного конвейера) процессора ARM7TDMI. Параметры временной диаграммы приведены в таблице 7.22.

Временная диаграмма управления APE
Рисунок 7.23. Временная диаграмма управления APE

Таблица 7.22. Параметры временной диаграммы управления APE

Обозн. Параметр Тип параметра
Tape Время от MCLKf до действительности адресной группы Максимум
Tapeh Время удержания вывода адресной группы от MCLKf Минимум
Taph Время удержания APE от MCLKf Минимум
Taps Время установления APE до MCLKr Минимум

24. Примечания к динамическим характеристикам

В таблице 7.23 приведен перечень параметров динамических характеристик в алфавитном порядке. Конкретные числовые значения параметров необходимо уточнить у производителя микроконтроллера, выполненного на основе рассматриваемого ядра. В таблице 7.23:

  • символ " f" в конце наименования сигнала указывает на падающий фронт
  • символ "r" в конце наименования сигнала указывает на нарастающий фронт

Таблица 7.23. Параметры временных диаграмм, используемых в данном разделе

Обозн. Параметр Тип параметра Рисунок для справки
Tabe Address bus enable time Максимум Рисунок 7.2
Tabth ABORThold time from MCLKf Минимум Рисунок 7.11
Tabts ABORTset up time to MCLKf Минимум Рисунок 7.11
Tabz Address bus disable time Максимум Рисунок 7.2
Taddr Время от MCLKr до действительного адреса Максимум Рисунок 7.1 Рисунок 7.17
Tah Время удержания данных от MCLKr Минимум Рисунок 7.1
Tald Время фиксации выходов адресной группы Максимум Рисунок 7.22
Tale Задержка открытия фиксируемых выходов адресной группы Максимум Рисунок 7.22
Taleh Время удержания фиксируемых выходов адресной группы Минимум Рисунок 7.22
Tape Время от MCLKf до действительности адресной группы Максимум Рисунок 7.23
Tapeh Время удержания вывода адресной группы от MCLKf Минимум Рисунок 7.23
Taph Время удержания APE от MCLKf Минимум Рисунок 7.23
Taps Время установления APE до MCLKr Минимум Рисунок 7.23
Tbcems Задержка от BREAKPT до nCPI, nEXEC, nMREQ, SEQ Максимум Рисунок 7.13
Tbld Время от MCLKr до MAS[1:0] и LOCK Максимум Рисунок 7.1
Tblh Время удержания MAS[1:0] и LOCK с момента MCLKr Минимум Рисунок 7.1
Tbrkh Время удержания BREAKPT от MCLKr Минимум Рисунок 7.13
Tbrks Время установления BREAKPT до MCLKr Минимум Рисунок 7.13
Tbsch Период высокого уровня TCK Минимум Рисунок 7.18
Tbscl Период низкого уровня TCK Минимум Рисунок 7.18
Tbsdd Время от TCK до действительности вывода данных Максимум Рисунок 7.18
Tbsdh Время удержания вывода данных от TCK Минимум Рисунок 7.18
Tbse Время разрешения вывода Максимум Рисунок 7.20 Рисунок 7.21
Tbsih Время удержания TDI, TMS от TCKr Минимум Рисунок 7.18
Tbsis Время установления TDI, TMS до TCKr Минимум Рисунок 7.18
Tbsod Время от TCKf до действительности TDO Максимум Рисунок 7.18
Tbsoh Время удержания TDO от TCKf Минимум Рисунок 7.18
Tbsr Период сброса nTRST Минимум Рисунок 7.19
Tbssh Установление сигала ввода-вывода от TCKr Минимум Рисунок 7.18
Tbsss Установление сигнала ввода-вывода до TCKr, Минимум Рисунок 7.18
Tbsz Время запрета вывода Максимум Рисунок 7.20 Рисунок 7.21
Tbylh Время удержания BL[3:0] от MCLKf Минимум Рисунок 7.4 Рисунок 7.8
Tbyls Время установления BL[3:0] до MCLKr Минимум Рисунок 7.4 Рисунок 7.8
Tcdel Задержка от MCLK до ECLK Максимум Рисунок 7.1
Tclkbs Время от TCK до синхронизации граничного сканирования Максимум -
Tcommd Время от MCLKr до действительности COMMRX, COMMTX Максимум Рисунок 7.14
Tcph Время удержания CPA,CPB от MCLKr Минимум Рисунок 7.10
Tcpi</td> Время от MCLKf до действительности nCPI Максимум Рисунок 7.10
Tcpih</td> Время удержания nCPI от MCLKf Минимум Рисунок 7.10
Tcpms Время от CPA, CPB до nMREQ, SEQ Максимум Рисунок 7.10
Tcps Время установления CPA, CPB до MCLKr Минимум Рисунок 7.10
Tctdel Задержка от TCK до ECLK Максимум Рисунок 7.16
Tcth Время удержания конфигурации Минимум Рисунок 7.9
Tcts Время установления конфигурации Минимум Рисунок 7.9
Tdbe Время разрешения шины данных от DBEr Максимум Рисунок 7.5
Tdbgd Время от MCLKr до действительности DBGACK Максимум Рисунок 7.13
Tdbgh Время удержания DGBACK от MCLKr Минимум Рисунок 7.13
Tdbgrq Время от DBGRQ до действительности DBGRQI Максимум Рисунок 7.13
Tdbnen Время от DBE до действительности nENOUT Максимум Рисунок 7.5
Tdbz Время отключения шины данных от DBEf Максимум Рисунок 7.5
Tdckf Время (ведомое DCLK) от TCKf до действительности различных выходов Максимум -
Tdckfh Время (ведомое DCLK) удержания различных выходов от TCKf Минимум -
Tdckr Время (ведомое DCLK) от TCKr до действительности различных выходов Максимум -
Tdckrh Время (ведомое DCLK) удержания различных выходов от TCKr Минимум -
Tdih Врем удержания DIN[31:0] от MCLKf Минимум Рисунок 7.4
Tdihu Время удержания DIN[31:0] от MCLKf Минимум Рисунок 7.8
Tdis Время установления DIN[31:0] до MCLKf Минимум Рисунок 7.4
Tdisu Время установления DIN[31:0] до MCLKf Минимум Рисунок 7.8
Tdoh Время удержания DOUT[31:0] от MCLKf Минимум Рисунок 7.3 Рисунок 7.5
Tdohu Время удержания DOUT[31:0] от MCLKf Минимум Рисунок 7.7
Tdout Время от MCLKf до действительности D[31:0] Максимум Рисунок 7.3 Рисунок 7.5
Tdoutu Время от MCLKf действительности DOUT[31:0] Максимум Рисунок 7.7
Tecapd Время от TCK до изменения ECAPCLK Максимум -
Texd Время от MCLKf до действительности nEXEC Максимум Рисунок 7.1
Texh Время удержания nEXEC от MCLKf Минимум Рисунок 7.1
Texth Время удержания EXTERN[1:0] от MCLKf Минимум Рисунок 7.13
Texts Время установления EXTERN[1:0] до MCLKf Минимум Рисунок 7.13
Tim Время гарантированного нераспознавания асинхронного прерывания, ISYNC=0 Максимум Рисунок 7.11
Tis Время установления асинхронного прерывания до MCLKf для гарантированного распознавания, ISYNC=0 Минимум Рисунок 7.11
Tmckh Длительность высокого уровня MCLK Минимум Рисунок 7.17
Tmckl Длительность низкого уровня MCLK Минимум Рисунок 7.17
Tmdd Время от MCLKr до действительности nTRANS, nM[4:0] и TBIT Максимум Рисунок 7.1
Tmdh Время удержания nTRANS и nM[4:0] от MCLKr Минимум Рисунок 7.1
Tmsd Время от MCLKf до действительности nMREQ и SEQ Максимум Рисунок 7.1 Рисунок 7.17
Tmsh Время удержания nMREQ и SEQ от MCLKf Минимум Рисунок 7.1
Tnen Время от MCLKf до действительности nENOUT Максимум Рисунок 7.3 Рисунок 7.4 Рисунок 7.7 Рисунок 7.8
Tnenh Время удержания nENOUT от MCLKf Минимум Рисунок 7.3
Topcd Время от MCLKr до действительности nOPC Максимум Рисунок 7.1
Topch Время удержания nOPC от MCLKr Минимум Рисунок 7.1
Trg Время от MCLKf до действительности RANGEOUT0, RANGEOUT1 Максимум Рисунок 7.13
Trgh Время удержания RANGEOUT0, RANGEOUT1от MCLKf Минимум Рисунок 7.13
Trm Время гарантированного нераспознавания сброса Максимум Рисунок 7.11
Trqh Время гарантированного нераспознавания DBGRQ Минимум Рисунок 7.13
Trqs Время установления DBGRQ до MCLKr для гарантированного распознавания Минимум Рисунок 7.13
Trs Время установления сброса до MCLKr для гарантированного распознавания Минимум Рисунок 7.11
Trstd Время от nRESETf до действительности D[31:0], DBGACK, nCPI, nENOUT, nEXEC, nMREQ, SEQ Максимум Рисунок 7.19
Trstl Длительность низкого уровня nRESET для гарантированного сброса Минимум Рисунок 7.19
Trwd Время от MCLKr до действительности nRW Максимум Рисунок 7.1
Trwh Время удержания nRW от MCLKr Минимум Рисунок 7.1
Tsdtd Время от SDOUTBS до действительности TDO Максимум -
Tshbsf Время от TCK до спада SHCLKBS, SHCLK2BS Максимум -
Tshbsr Время от TCK до нарастания SHCLKBS, SHCLK2BS Максимум -
Tsih Удержание синхронизированных nFIQ, nIRQ от MCLKf с ISYNC=1 Минимум Рисунок 7.12
Tsis</td> Установление синхронизированных nFIQ, nIRQ до MCLKf с ISYNC=1 Минимум Рисунок 7.12
Ttbe Время разрешения шины адреса и данных от TBEr Максимум Рисунок 7.6
Ttbz</td> Время отключения шины адреса и данных от TBEf Максимум Рисунок 7.6
Ttckf Время от TCK до спада TCK1, TCK2 Максимум -
Ttckr Время от TCK до нарастания TCK1, TCK2 Максимум -
Ttdbgd Время от TCK до имзенения DBGACK, DBGRQI Максимум -
Ttpfd Время от TCKf до вывода TAP Максимум -
Ttpfh Время удержания выходов TAP от TCKf Минимум -
Ttprd Время от TCKr до вывода TAP Максимум -
Ttprh Время удержания выходов TAP от TCKr Минимум -
Ttrstd Время от nTRSTf до каждого действительного вывода Максимум -
Ttrsts Время установления nTRSTr до TCKr Максимум -
Twh Время удержания nWAIT от MCLKf Минимум Рисунок 7.17
Tws Время установления nWAIT до MCLKr Минимум Рисунок 7.17

25. Статические характеристики

Обратитесь к производителю микроконтроллера за следующей информацией:

  • рабочие условия;
  • предельно-допустимые параметры.


<-- Предыдущая страница Оглавление Следующая страница -->





 
Впервые? | Реклама на сайте | О проекте | Карта портала
тел. редакции: +7 (495) 514 4110. e-mail:info@eust.ru
©1998-2016 ООО Рынок Микроэлектроники