В HTML      В PDF
микроэлектроника, микросхема, микроконтроллер, память, msp430, MSP430, Atmel, Maxim, LCD, hd44780, t6963, sed1335, SED1335, mega128, avr, mega128  
  Главная страница > Обзоры по типам > Микроконтроллеры > ARM > ARM7TDMI

реклама

 
радиационно стойкие ПЗУ Миландр

Продажа силового и бронированного кабеля и провода в Москве

текст еще



Приложение A

Описание сигналов

В данном приложении приведен перечень и описание сигналов процессора ARM7TDMI.

A.1 Описание сигналов

В данном разделе описываются все сигналы процессора ARM7TDMI.

A.1.1 Размеры транзисторов

В таблице А.1 приведены размеры транзисторов для процессора ARM7TDMI, выполненного по технологии 0,18 мкм.

Таблица А.1. Размеры транзисторов

Драйвер Слой Ширина Длина
INV4 P p = 7.45мкм 0.18мкм
N N = 4.2мкм 0.18мкм
INV8 P p = 14.9мкм 0.18мкм
N N = 8.1мкм 0.18мкм

A.1.2 Типы сигналов

В таблице А.2 приведен перечень используемых в данном приложении типов сигналов.

Таблица А.2. Типы сигналов

Тип Описание
IC Вход с КМОП-порогами
P Питание
O4 Выход с инвертором INV4
O8 Выход с инвертором INV8

A.1.3 Сигналы

Перечень и описание сигналов процессора ARM7TDMI приведены в таблице А.3.

Таблица А.3. Описание сигналов

Наименование Тип Описание
A[31:0]
Шина адреса
O8 32-разрядная шина адреса. Для управления шиной адреса используются сигналы ALE, ABE и APE.
ABE
Разрешение шины адреса
IC Драйверы шины адреса отключаются переходом в высокоимпедансное состояние, если данный сигнал принял НИЗКИЙ уровень. Аналогичное происходит с сигналами LOCK, MAS[1:0], nRW, nOPC и nTRANS. ABE должен быть подтянут к ВЫСОКОМУ уровню, если не предъявляются требования по отключению адресных драйверов.
ABORT
Отказ памяти
IC Система памяти использует данный сигнал для сигнализации процессору о невозможности осуществить запрашиваемый доступ.
ALE
Разрешение фиксации адреса
IC Данный сигнал предусмотрен для обратной совместимости с предыдущими процессорами ARM. В новых разработках, если требуется восстановление адресной синхронизации, компания ARM Limited рекомендует использовать APE, а ALE должен быть подключен к ВЫСОКОМУ уровню. Шина адреса, а также сигналы LOCK, MAS[1:0], nRW, nOPC и nTRANS фиксируются, когда данный сигнал удерживается в НИЗКОМ состоянии. Это позволяет удерживать действительными эти адресные сигналы до завершения длительности цикла доступа к памяти. Например, при подключении к ПЗУ адрес должен быть действительным до момента считывания данных.
APE
Разрешение адресного конвейера
IC Выбирает конвейеризованный режим (APE=1) и неконвейеризованный режим (APE=0) для шины адреса и сигналов LOCK, MAS[1:0], nRW, nTRANS и nOPC. Конвейеризованный режим полезно использовать в DRAM-системах, где желательна как можно более ранняя подача адреса в память, чтобы было больше времени на дешифрацию адреса и генерацию сигналов управления DRAM. В этом режиме шина адреса не поддерживается действительной в конце цикла памяти. Неконвейеризованный режим полезен при использовании статических ОЗУ и ПЗУ. В этом случае шина адреса и сигналы LOCK, MAS[1:0], nRW, nTRANS и nOPC должны поддерживаться стабильными в течение всего цикла памяти. Однако, это не способствует достижению оптимальной производительности. См. "3.5 Временная диаграмма адресных сигналов" для уточнения деталей по временной диаграмме.
BIGEND
Конфигурация порядка следования байт в памяти
IC Выбирает режим интерпретации процессором байт в памяти. Если:
  • BIGEND = 1, то выбирается прямой порядок (big-endian);
  • BIGEND = 0, то выбирается обратный порядок (little-endian).
  • BL[3:0]
    Управление фиксацией байта
    IC Значение на шине данных фиксируется падающим фронтом MCLK, когда данные сигналы имеют ВЫСОКИЙ уровень. В большинстве разработок данные сигналы необходимо связать с ВЫСОКИМ уровнем.
    BREAKPT
    Точка прерывания
    IC Условный запрос процессора на ввод состояния отладки выполняется путем установки данного сигнала в ВЫСОКОЕ состояние. Если доступом к памяти в этот момент является выборка инструкции, то процессор вводит состояние отладки только, если инструкция достигла исполнительной ступени конвейера. Если осуществляется доступ к данным, то процессор вводит состояние отладки после завершения исполнения инструкции. Он позволяет расширить возможности внутренних точек прерывания логики EmbeddedICE. См. Поведение счетчика программы в ходе отладки в приложении Б для изучения подробностей использования данного сигнала.
    BUSDIS
    Отключение шины
    O4 Если INTEST выбирается на цепи сканирования 0, 4 или 8, то данный выход принимает ВЫСОКИЙ уровень. Он может использоваться для отключения внешней логики, управляющей двунаправленной шиной данных в ходе сканирующего тестирования. Данный сигнал изменяется после падающего фронта TCK.
    BUSEN
    Конфигурация шины данных
    IC Статический конфигурационный сигнал, который выбирает какая шина данных используется для передачи данных между процессором и памятью: двунаправленная (D[31:0]) или однонаправленная (DIN[31:0] и DOUT[31:0]). Если BUSEN=0, то используется D[31:0]; все выходы DOUT[31:0] равны нулю, а входы DIN[31:0] игнорируются и должны быть привязаны к НИЗКОМУ уровню. Если BUSEN=1, то используются DIN[31:0] и DOUT[31:0]; а D[31:0] игнорируются и должны быть оставлены неподключенными. См. раздел 3 "Интерфейс памяти" для изучения подробностей использования данного сигнала.
    COMMRX
    Прием коммуникационного канала
    O4 Если приемный буфер коммуникационного канала заполнен, то сигнал принимает ВЫСОКИЙ уровень. Данный сигнал изменяет состояние после нарастающего фронта MCLK. См. "5.8 Отладочный коммуникационный канал".
    COMMTX
    Передача коммуникационного канала
    O4 Если буфер передачи коммуникационного канала свободен, то данный сигнал принимает ВЫСОКИЙ уровень. Сигнал изменяется после нарастающего фронта MCLK. См. "5.8 Отладочный коммуникационный канал".
    CPA
    Отсутствие сопроцессора
    IC Устанавливается в НИЗКОЕ состояние сопроцессором, если он не может выполнить запрашиваемую процессором операцию.
    CPB
    Сопроцессор занят
    IC Устанавливается в НИЗКОЕ состояние сопроцессором, когда он занят и не может начать запрашиваемую процессором операцию. Он считывается процессором, когда MCLK переходит в ВЫСОКОЕ состояние в каждом цикле, в котором nCPI имеет НИЗКИЙ уровень.
    D[31:0]
    Шина данных
    IC
    O8
    Используется для передачи данных между процессором и внешней памятью. В ходе цикла чтения вводимые данные должны быть действительны по падающему фронту MCLK. В ходе цикла записи выводимые данные остаются действительными до и после падающего фронта MCLK. Данная шина всегда управляема, кроме циклов чтения, независимо от значения BUSEN. Таким образом, при использовании однонаправленных шин данных данную шину можно оставить неподключенной. См. раздел 3 "Интерфейс памяти".
    DBE
    Разрешение шины данных
    IC Для разрешения передачи данных по одной из шин (однонаправленная/двунаправленная) данных необходимо подать на этот вход ВЫСОКИЙ уровень. При подаче на него НИЗКОГО уровня двунаправленная шина данных переходит в высокоимпедансное состояние и блокируется вывод данных на однонаправленной шине вывода данных. Может использоваться в целях тестирования или в системах с общеиспользуемой шиной.
    DBGACK
    Подтверждение отладки
    O4 Когда процессор находится в состоянии отладки, данный сигнал принимает ВЫСОКОЕ состояние.
    DBGEN
    Разрешение отладки
    IC Статический конфигурационный сигнал, который отключает функции отладки процессора при подаче на него НИЗКОГО уровня. Для разрешения функционирования логики EmbeddedICE данный сигнал должен иметь ВЫСОКИЙ уровень.
    DBGRQ
    Запрос отладки
    IC Это чувствительный к уровню вход, который при подаче на него ВЫСОКОГО уровня вызывает переход ядра ARM7TDMI в состояние отладки после выполнения текущей инструкции. Это позволяет внешней схеме, в дополнение к отладочным возможностям логики EmbeddedICE, перевести ядро ARM7TDMI в состояние отладки. См. приложение Б "Детальное описание отладки".
    DBGRQI
    Внутренний запрос отладки
    O4 Этот выход является результатом операции логического ИЛИ между DBGRQ и битом 1 регистра управления отладкой.
    DIN[31:0]
    Шина ввода данных
    IC Однонаправленная шина, используемая для передачи инструкций и данных из памяти в процессор. Данная шина используется только когда BUSEN=1. Если эта шина не используется, то ее входы необходимо подключить к НИЗКОМУ уровню. Состояние шины считывается в каждом цикле чтения падающим фронтом MCLK.
    DOUT[31:0]
    Шина вывод данных
    O8 Однонаправленная шина, используемая для передачи инструкций и данных из процессора в систему памяти. Данная шина используется только когда BUSEN=1, иначе все выходы принимают НИЗКОЕ состояние. В течение циклов записи выводимые данные становятся действительными, когда MCLK=0, и остается действительным до и после падающего фронта MCLK.
    DRIVEBS
    Разрешение ячейки граничного сканирования
    O4 Управляет мультиплексорами в ячейках сканирования внешней цепи граничного сканирования. Может быть оставлен неподключенным, если внешняя цепь граничного сканирования не подключена.
    ECAPCLK
    Захват синхронизации EXTEST
    O4 Используется в тестовом кристалле ARM7TDMI и в остальных случаях должен быть оставлен неподключенным.
    ECAPCLKBS
    Захват синхронизации EXTEST для граничного сканирования
    O4 Используется для захвата входов устройств во внешней цепи граничного сканирования в ходе EXTEST. Если выбирается цепь сканирования 3, текущая инструкция - EXTEST и цифровой автомат TAP-контроллера находится в состоянии CAPTURE-DR, то данный сигнал является импульсом равным по длительности TCK2. Его необходимо оставить неподключенным, если внешняя цепь граничного сканирования не подключена.
    ECLK
    Выход внешней синхронизации
    O4 При нормальной работе, этот сигнал повторяет MCLK и опционально может быть задержан под управлением nWAIT, экспортированного из ядра. Когда ядро находится в состоянии отладки, данный выход повторяет тактовый сигнал DCLK, который генерируется внутренне из TCK.
    EXTERN0
    Внешний вход 0
    IC Подключен к логике EmbeddedICE и позволяет организовать зависимость точек прерывания и точек наблюдения от внешнего условия.
    EXTERN1
    Внешний вход 1
    IC Подключен к логике EmbeddedICE и позволяет организовать зависимость точек прерывания и точек наблюдения от внешнего условия.
    HIGHZ
    Загрузка инструкции "Высокоимпедансное состояние"
    O4 Если инструкция HIGHZ загружена в TAP-контроллер, данный сигнал принимает ВЫСОКОЕ состояние. См. приложение Б "Детальное описание отладки".
    ICAPCLKBS
    Захват синхронизации INTEST
    O4 Используется для захвата выходов устройства во внешней цепи граничного сканирования в ходе INTEST. Может быть оставлен неподключенным, если внешняя цепь сканирования не подключена.
    IR[3:0]
    Регистр инструкции TAP-контроллера
    O4 Отражает текущую инструкцию, загруженную в регистр инструкции TAP-контроллера. Данные биты изменяются по падающему фронту TCK, когда цифровой автомат находится в состоянии UPDATE-IR. Дешифрация инструкции описана в Б.5 "Общедоступные инструкции".
    ISYNC
    Синхронизированные прерывания
    IC Необходимо установить ВЫСОКОЕ состояние, если nIRQ и nFIQ синхронизированы с процессорной синхронизацией или НИЗКОЕ состояние для асинхронных прерываний.
    LOCK
    Защищенная работа
    O8 Если процессор выполняет защищенный доступ к памяти, то этот выход принимает ВЫСОКОЕ состояние. Это может использоваться для предотвращения возможности предоставления доступа контроллером памяти к другим устройствам. Он активен только в ходе выполнения инструкции обмена данными (SWP). Является одним из сигналов, которые управляются APE, ALE и ABE.
    MAS[1:0]
    Размер доступа к памяти
    O8 Используется для индикации размера данных, передаваемых системой памяти, (байт, полуслово или слово) в циклах чтения и записи. Становится действительным перед падающим фронтом MCLK и остается действительным до нарастающего фронта MCLK в ходе цикла памяти. Двоичные значения 00, 01 и 10 представляют байт, полуслово и слово, соответственно (значение 11 зарезервировано). Является одним из сигналов, которые управляются APE, ALE и ABE.
    MCLK
    Вход синхронизации памяти
    IC Основная синхронизация для операций процессора и доступа к памяти. Частота синхронизации может быть снижена для предоставления доступа периферийным устройствам или памяти пониженного быстродействия. Альтернативно можно вводить состояния ожидания с помощью nWAIT для достижения того же эффекта.
    nCPI
    Несопроцессорная инструкция
    O4 Имеет НИЗКИЙ уровень, когда обрабатывается инструкция сопроцессора. После этого процессор ожидает отклик от сопроцессора на линиях CPA и CPB. Если CPA имеет ВЫСОКИЙ уровень во время нарастания MCLK после инициированного процессором запроса, то подтверждение сопроцессора отклоняется и процессор инициирует последовательность неопределенной инструкции. Если при тех же условиях CPA имеет НИЗКИЙ уровень, то процессор вводит период ожидания занятости сопроцессора до установления НИЗКОГО уровня на CPB.
    nENIN
    Инвертированный вход разрешения
    IC Для управляемости шины данных в ходе циклов записи на этот вход необходимо подать НИЗКИЙ уровень. Может использоваться совместно с nENOUT для управления шиной данных в ходе циклов записи. См. раздел 3 "Интерфейс памяти".
    nENOUT
    Инвертированный выход разрешения
    O4 В ходе цикла записи данный сигнал принимает НИЗКИЙ уровень перед нарастающим фронтом MCLK и остается в НИЗКОМ состоянии в течение всего цикла. Может использоваться для облегчения арбитрирования в приложениях с общеиспользуемой шиной. См. раздел 3 "Интерфейс памяти".
    nENOUTI
    Инвертированный выход разрешения
    O4 В ходе С-цикла передачи регистра сопроцессора из сопроцессорного коммуникационного канала EmbeddedICE в ядро ARM данный сигнал принимает НИЗКИЙ уровень. Может использоваться для облегчения арбитрирования в системах с общеиспользуемой шиной.
    nEXEC
    Неисполняемая инструкция
    O4 Имеет высокий уровень, когда инструкция в блоке исполнения не выполняется, т.к. не выполняется условие ее выполнения.
    nFIQ
    Инвертированный запрос быстрого прерывания
    IC Используется для прерывания (после активизации этой функции) процессора подачей на этот вход НИЗКОГО уровня. Сигнал является чувствительным к уровню и должен удерживаться в НИЗКОМ состоянии до получения подходящего отклика от процессора. nFIQ может быть синхронизированным или асинхронным по отношению к MCLK, в зависимости от состояния ISYNC.
    nHIGHZ
    Инвертированный HIGHZ
    O4 Если текущей инструкцией является HIGHZ, то данный сигнал принимает НИЗКИЙ уровень. Используется для перевода ячеек сканирования в этой цепи сканирования в высокоимпедансное состояние. Может быть оставлен неподключенным, если внешняя цепь граничного сканирования не подключена.
    nIRQ
    Инвертированный запрос прерывания
    IC Действует аналогично nFIQ, но с более низким приоритетом. Работа процессора прерывается подачей на этот вход низкого уровня, когда соответствующее разрешение активно. nIRQ может быть синхронизированным или асинхронным, в зависимости от состояния ISYNC.
    nM[4:0]
    Инвертированный режим процессора
    O4 Инвертированные внутренние биты статуса, индицирующие текущий режим процессора.
    nMREQ
    Инвертированный запрос памяти
    O4 Имеет НИЗКИЙ уровень, если процессор требует доступ к памяти в ходе следующего цикла.
    nOPC
    Инверсный выход сигнализации выборки кода операции
    O8 Если процессор осуществляет выборку инструкции из памяти, то этот сигнал имеет НИЗКИЙ уровень. Является одним из сигналов, которые управляются APE, ALE и ABE.
    nRESET
    Инверсный вход сброса
    IC Используется для запуска процессора с известного адреса. Подача НИЗКОГО уровня вызывает экстренное прекращение выполнения инструкции. Данный сигнал необходимо удерживать в НИЗКОМ состоянии по крайней мере два цикла синхронизации с одновременным удержанием nWAIT в ВЫСОКОМ состоянии. Во время присутствия НИЗКОГО уровня процессор выполняет внутренние циклы с инкрементированием адреса с точки, в которой был активизирован сброс. Если время удержания nRESET превысит максимальный адресный предел, то при переполнении адрес перейдет к 0. Если подать ВЫСОКИЙ уровень хотя бы в течение одного цикла синхронизации, то процессор перезапустится с адреса 0.
    nRW
    Инверсный сигнал чтения, записи
    O8 Если процессор выполняет цикл чтения, то данный сигнал имеет НИЗКИЙ уровень. Относится к сигналам, которые управляются APE, ALE и ABE.
    nTDOEN
    Инвертированный выход разрешения TDO
    O4 Если последовательные данные выдаются на TDO, то данный сигнал имеет НИЗКИЙ уровень. Обычно используется в качестве выхода разрешения для вывода TDO в корпусном исполнении.
    nTRANS
    Инвертированный выход сигнализации трансляции памяти
    O8 Если процессор находится в пользовательском режиме, то данный выход имеет НИЗКИЙ уровень. Может использоваться для сообщения системе управления памятью, что трансляция адреса включена или для индикации активности непользовательского режима. Один из сигналов, управляемых APE, ALE и ABE.
    nTRST
    Инверсный сброс схемы тестирования
    IC Сигнал сброса для логики граничного сканирования. Для достижения нормальной работы устройства, кроме сброса через вход nRESET, необходимо подать на этот вход импульс или НИЗКИЙ уровень. См. раздел 5 "Интерфейс отладки".
    nWAIT
    Инверсный вход вставки состояний ожидания
    IC Подачей НИЗКОГО уровня процессор продлевает доступ в течение определенного количества циклов MCLK, что необходимо для доступа к периферийным устройствам или памяти пониженного быстродействия. nWAIT внутри процессора подвергается операции логического "И" с MCLK и должен изменятся только, когда MCLK имеет НИЗКИЙ уровень. Если nWAIT не используется, то на него необходимо подать ВЫСОКИЙ уровень.
    PCLKBS
    Обновление синхронизации граничного сканирования
    O4 Используется внешней цепью граничного сканирования в качестве обновления синхронизации. Может быть оставлен неподключенным, если внешняя цепь граничного сканирования не подключена.
    RANGEOUT0
    EmbeddedICE RANGEOUT0
    O4 Если в текущее время на шинах адреса, данных и управления присутствует точка наблюдения блока 0 логики EmbeddedICE, отвечающая заданному условию, то данный выход имеет ВЫСОКИЙ уровень. Сигнал зависит от состояния бита управления разрешением точек наблюдения. RANGEOUT0 изменяется во время НИЗКОГО уровня ECLK.
    RANGEOUT1 EmbeddedICE RANGEOUT1 O4 Действует аналогично ANGEOUT0, но применительно к блоку 1 точек наблюдения логики EmbeddedICE.
    RSTCLKBS
    Сброс граничного сканирования
    O4 Если цифровой автомат TAP-контроллера находится в состоянии RESET или если nTRST имеет НИЗКИЙ уровень, то данный выход принимает ВЫСОКОЕ состояние. Может использоваться для сброса внешних ячеек граничного сканирования.
    SCREG[3:0]
    Регистр граничного сканирования
    O4 Данные выходы отражают состояние идентификационного кода цепи сканирования, выбранной в текущий момент TAP-контроллером. Изменяют свое состояние по падающему фронту TCK, если цифровой автомат TAP-контроллера находится в состоянии UPDATE-DR.
    SDINBS
    Последовательный ввод данных граничного сканирования
    O4 Содержит последовательные данные для входа внешней цепи граничного сканирования. Изменяется при нарастающем фронте TCK и действителен при падающем фронте TCK.
    SDOUTBS
    Последовательный вывод данных граничного сканирования
    IC Принимает данные с выхода внешней цепи граничного сканирования. Синхронизирован с нарастающим фронтом TCK. Должен быть привязан к НИЗКОМУ уровню, если внешняя цепь граничного сканирования не подключена.
    SEQ
    Последовательный адрес
    O4 Если адрес следующего цикла памяти является соседним относительно адреса в предыдущем цикле доступа к памяти, то данный выход принимает ВЫСОКОЕ состояние. В состоянии ARM новый адрес может быть тем же словом или следующим. Выход может использоваться в сочетании с адресными линиями низшего порядка для индикации, что следующей цикл может использовать режим быстрой памяти (например, страничный режим DRAM) или для обхода системы трансляции адреса.
    SHCLKBS
    Фаза 1 синхронизации сдвига граничного сканирования
    O4 Используется для синхронизации половины внешних ячеек сканирования и следует за TCK1, если текущее состояние SHIFT-DR и выбрана цепь сканирования 3. Если текущее состояние не SHIFT-DR или если выбрана не цепь сканирования 3, то данный выход синхронизации имеет НИЗКИЙ уровень.
    SHCLK2BS
    Фаза 2 синхронизации сдвига граничного сканирования
    O4 Аналогичен CLKBS, но следует TCK2, а не TCK1. Может быть оставлен неподключенным, если внешняя цепь граничного сканирования не подключена.
    TAPSM[3:0]
    Цифровой автомат TAP-контроллера
    O4 Отражает текущее состояние цифрового автомата TAP-контроллера. Данные выходы обновляются при нарастающем фронте TCK. См. рисунок Б.2.
    TBE
    Разрешение шины тестирования
    IC Если подать на этот вход НИЗКИЙ уровень, то D[31:0], A[31:0], LOCK, MAS[1:0], nRW, nTRANS и nOPC переходят в высокоимпедансное состояние. Действует аналогично подаче на оба входа ABE и DBE НИЗКОГО уровня. Однако TBE не имеет связанной ячейки сканирования и, следовательно, позволяет управлять высокимпедансностью внешних сигналов в ходе сканирующего тестирования. При нормальных условиях работы на вход TBE должен быть подан ВЫСОКИЙ уровень.
    TBIT O4 При выполнении процессором набора инструкций THUMB данный сигнал имеет ВЫСОКОЕ состояние. Имеет НИЗКОЕ состояние при выполнении набора инструкций ARM. Данный сигнал изменяется на фазе 2 во время первого цикла исполнения инструкции BX.
    TCK IC Тактовый сигнал для схемы тестирования. В состоянии отладки используется для генерации DCLK, TCK1 и TCK2.
    TCK1
    Фаза 1 TCK
    O4 Принимает ВЫСОКИЙ уровень, когда TCK имеет ВЫСОКИЙ уровень (небольшая фазовая задержка из-за неперекрытия внутренней синхронизации).
    TCK2
    Фаза 2 TCK
    O4 Принимает ВЫСОКИЙ уровень, когда TCK находится в НИЗКОМ состоянии (небольшая фазовая задержка из-за неперекрытия внутренней синхронизации). Является неперекрывающимся дополнением к TCK1.
    TDI
    Ввод тестовых данных
    IC Последовательные данные для цепей сканирования.
    TDO
    Вывод тестовых данных
    O4 Последовательные данные из цепей сканирования.
    TMS IC Выбор режима для цепей сканирования.
    VDD
    Напряжение питания
    P Используется для подачи питания
    VSS
    Общий
    P Общая опорная точка для всех сигналов


    <-- Предыдущая страница Оглавление Следующая страница -->





     
    Впервые? | Реклама на сайте | О проекте | Карта портала
    тел. редакции: +7 (495) 514 4110. e-mail:info@eust.ru
    ©1998-2016 ООО Рынок Микроэлектроники