В HTML      В PDF
микроэлектроника, микросхема, микроконтроллер, память, msp430, MSP430, Atmel, Maxim, LCD, hd44780, t6963, sed1335, SED1335, mega128, avr, mega128  
  Главная страница > Статьи

реклама

 
радиационно стойкие ПЗУ Миландр

Продажа силового и бронированного кабеля и провода в Москве

текст еще



Программное обеспечение для перевода проектов ПЛИС из САПР Maxplus II в базис БМК

Введение

В последнее время получили широкое применение программируемые логические устройства (ПЛУ). Эти устройства позволяют конечному пользователю задавать конкретные операции с помощью процесса, который называется программированием структуры связей схемы. Применение ПЛУ увеличивает эффективность проектирования и упрощает процесс разработки, поэтому большая часть современных цифровых систем разрабатывается именно на программируемых логических интегральных схемах (ПЛИС). Работа разработчика схем заключается при этом в обозначении выводов, расстановки логических элементов, связей между ними и написании тестов. Микросхема ПЛУ поставляется с соединительными звеньями, которые находятся внутри интегральной схемы, чтобы получить доступ к перемычкам, микросхему надо перевести в специальный режим, в котором на её определённые выходы подаются специальные (более высокие) напряжения. Этот процесс называется программированием ПЛУ. Микросхема помещается в специальный прибор - программатор. Большая часть современных программаторов присоединяется к персональному компьютеру с программным обеспечением, содержащим библиотеки с заложенной информацией о множестве типов программируемых устройств[1].

В микросхемах базовых матричных кристаллах (БМК) возможность такого программирования отсутствует. Такой недостаток существенно затрудняет возможность использования БМК для быстрого создания опытных образцов. С другой стороны использование ПЛИС, при среднесерийном производстве по сравнению с БМК экономически не выгодно. Поэтому в целях наиболее быстрого получения опытного образца, схема разрабатывается в системе проектирования ПЛИС, затем файлы проекта конвертируются в систему проектирования для БМК. Именно о таком процессе конвертирования пойдет речь далее.

В настоящее время широкое распространение получило программное обеспечение Max+Plus II для проектирования ПЛИС фирмы Altera. Программа ConvChip разработанная автором данной статьи, позволяет конвертировать проект схемы из системы проектирования Max+Plus II, в систему моделирования Невод для микросхем на базе БМК. В процессе конвертирования, программа ConvChip осуществляет перевод структуры схемы, тестовых векторов и сопутствующей технической информации.

При переводе тестов конвертор оставляет только те тестовые вектора, на которых реакция схемы полностью определена. Происходит определение значений, не задействованных выводов в тесте и объединение в один тест нескольких файлов временных диаграмм. Поскольку в Max+Plus II время поступления данных на входы микросхемы на протяжении всего теста постоянно изменяется, то происходит вычисление оптимального периода одинакового для всех тестовых воздействий. Вычисление данного периода необходимо, если контрольное и измерительное оборудование (КИО), на котором происходит тестирование схемы БМК не в состоянии менять период на протяжении теста. Коррекция тестовых воздействий осуществляется, конвертором с помощью множества опций и настроек, учитывающих специфику КИО и выбранной библиотеки БМК в системе Невод.

Структура экспортного файла из Max+Plus II записана на языке EDIF - 2.0, который широко распространен на сегодняшний день. В процессе перевода проекта, конвертор преобразует данный язык во внутренний формат STR для системы моделирования. Базисы ПЛИС и БМК существенно отличаются, поэтому в процессе конвертирования структура схемы существенно модифицируется. Рассмотрим различные способы обработки структуры схемы.

Организация синхронизации для триггеров различных типов

Сразу после включения ПЛИС, происходит сброс всех триггеров. Таким образом, перед подачей первого тестового вектора содержимого каждого триггера известно[2]. После включения БМК состояние триггеров не определено, поэтому, после подачи тестовых векторов, реакция схемы становится не предсказуемой на протяжении нескольких тестов. Триггер может сохранять неопределённость на выходе на протяжении всего теста. Для устранения данной проблемы, конвертор устанавливает цепи сброса для всех триггеров. На рис. 1 показана исходная схема подключения для синхронного D - триггера из стандартной библиотеки Max+Plus II[3].

Исходное подключение триггера
Рис 1. Исходное подключение триггера

Конвертор устанавливает цепь сброса, которая включается только перед началом тестирования для обнуления содержимого всех триггеров. На рис. 2. показано подключение цепи сброса для данного D - триггера.

Подключение триггера после конвертирования
Рис. 2. Подключение триггера после конвертирования

На схеме обозначены следующие выводы:

  1. Q - выход триггера;
  2. Circuit_CLRN и Circuit_PRN - входы для сброса и установки триггера;
  3. Data - вход данных триггера;
  4. Clock - вход синхронизации, по которому работает триггер;
  5. Reset - вход сброса, единый для всех триггеров.

Если Reset =1, то CLRN=0, PRN=1 и сигналы Circuit_CLRN, Circuit_PRN игнорируются, т.е. триггер сбрасывается в нулевое значение. При Reset=0 цепь синхронизации отключается, и сигналы Circuit_CLRN и Circuit_PRN проходят на триггер.

Устранение конфликтов источников для двунаправленных выходов.

На рис. 3. показан фрагмент схемы с двунаправленными выводами.

Схема управления двунаправленным выводом
Рис. 3. Схема управления двунаправленным выводом

Элемент с тремя состояниями TRI при сигнале OE=1 пропускает сигнал с входа Input на двунаправленный вывод Inout и выход Output. При сигнале OE=0 цепь входного сигнала Input отключена и сигнал с двунаправленного вывода Inout поступает на выход Output. Таким образом, с помощью элемента TRI в Max+Plus II осуществляется управление двунаправленным выводом. В Max+Plus II такое подсоединение не вызывает особых проблем, но в схеме полученной после конвертирования в базис БМК, в точке А. могут происходить конфликты источников сигналов. Выводов Input, Output и Inout в одной связи может быть несколько, поэтому и точек, где появляются конфликты сигналов, может быть очень много. Причем выводы могут быть разделены большим числом различных вентилей и функциональных блоков, число которых может достигать несколько тысяч. На рис.4 показан изначальный фрагмент схемы в базисе ПЛИС, в котором конвертор устраняет возможные конфликты источников при переводе проекта.

Исходный фрагмент схемы с двунаправленными выводами в общем, виде до конвертирования
Рис. 4. Исходный фрагмент схемы с двунаправленными выводами в общем, виде до конвертирования

Для сокращения размеров рисунка, многоточием обозначаются элементы аналогичные изображенным с индексами 1,K,Q. Cir - произвольный фрагмент схемы разделяющий рассматриваемые выводы, её устройство на имеет принципиального значения. Эти схемы не рассматриваются конвертором при замене элементов TRI на схему TRI-BMC. Номера 1,K,Q после имени обозначают, что данные элементы аналогичны друг другу.

Точки A(1..K..Q) показывают места возможных конфликтов источников входа с двунаправленным выводом.

Точки B(1..K..Q) показывают места возможных конфликтов источников входа с выходом.

Конвертор устраняет конфликты источников, путем замены элементов TRI на схему TRI-BMC, которая управляет режимом двунаправленного вывода. Рассмотрим алгоритм модификации схемы:

  1. поиск всех двунаправленных выводов Inout (1..K..Q) в конкретной связи;
  2. поиск точек A(1..K..Q) и B(1..K..Q), в которых возможны конфликты;
  3. вычисление выходных связей проходящих через точки B(1..K..Q);
  4. вычисление количества элементов TRI и способа их подключения;
  5. замена элементов TRI на TRI-BMC с соответствующим подключением выводов.

На рис.5. представлен фрагмент схемы после модификации по данному алгоритму.

Конечный фрагмент схемы с двунаправленными выводами в общем виде, после конвертирования
Рис. 5. Конечный фрагмент схемы с двунаправленными выводами в общем виде, после конвертирования

Элемент TRI-BMC разрабатывается в базисе БМК, под конкретную библиотеку системы моделирования Невод. Принцип действия данного элемента состоит в управлении двунаправленным выводом путём разделения входящих потоков от вывода Input и вывода Inout работающего в режиме входа.

Сокращение количества вентилей в структуре схемы после конвертирования

Экспорт схемы в формат EDIF из программы Max+Plus II имеет множество недостатков:

  1. отсутствие сохранения всей иерархии проекта, для оптимизации процесса компиляции в Max+Plus II[4];
  2. не соответствие структуры в исходном проекте Max+Plus II и в экспортном файле в формате EDIF. Не соответствие происходит т.к. Max+Plus II разбивает макромодули до уровня реализации схемы на базисе аппаратуры ПЛИС;
  3. большой коэффициент избыточности по числу вентилей в экспортной структуре по сравнению с аналогичной схемой сделанной сразу в базисе БМК.

Остановимся на последнем недостатке подробнее.

На рис.6. показан типичный фрагмент схемы в формате EDIF после экспорта из Max+Plus II, который выполняет логику "ИЛИ" на элементе OR2. Cir - любая схема не представляющая интерес в данном случае. Элементы DELAY,AND1,OR1 и XOR2 не влияют на логику работы данной схемы. Поэтому их можно удалять из схемы, но при этом надо учитывать появившиеся "гонки" сигналов.

Фрагмент схемы EDIF после экспорта структуры
Рис. 6. Фрагмент схемы EDIF после экспорта структуры

На рис.7. показан типичный фрагмент схемы, который сделан сразу в формате EDIF, без использования Max+Plus II. Данная схема также реализует логику "ИЛИ", но при этом число используемых вентилей на порядок меньше. Поэтому и ячеек БМК, необходимых для данного фрагмента схемы тоже будет на порядок меньше.

Фрагмент схемы EDIF разработанный без программы Maxplus
Рис. 7. Фрагмент схемы EDIF разработанный без программы Maxplus

В процессе конвертирования структуры EDIF происходит упрощение многовходовых вентилей у которых часть выводов подключается на шину земли и питания. Поясним процесс упрощения. Пусть Е(К) - исходный многовходовый элемент с К входами, а Е(С) - преобразованный элемент с С входами. Если у элемента Е(К) существует А входов подключённых на землю или питание и эти входы не влияют на логику элемента, то С=К-А. Если А>=К-1, то С=0 или С=1, тогда элемент Е(С) удаляется из схемы. На пример, имеется элемент ИЛИ(10) у которого три входа подключены на землю, тогда этот элемент можно преобразовать к ИЛИ(7) .

Попутно происходит удаление элементов с одним входом, которые не влияют не логику работы схемы. Иными словами, конвертор ConvChip производит "чистку" проекта от тех вентилей, которые практически не приводят к "гонкам" сигналов. Затем проект в базисе БМК моделируется. Затем проект в базисе БМК моделируется повторно. Если конвертор исправить "гонки" не в состоянии, то разработчик задаёт конвертору для анализа необходимые ветви схемы и исправляет "гонки" вручную. Как показывает практика, такая "чистка" сокращает изначальную схему в полтора - два раза, что существенно сказывается на экономии ресурсов кристалла БМК.

Основные опции и настройки программ ConvChip

Конвертор ConvChip содержит более двух сот различных опций, которые позволяют настраивать перевод проекта схемы под конкретные требования. Рассмотрим основные группы настроек:

  1. настройки формата конечных файлов;
  2. настройки КИО;
  3. настройки тестовых векторов;
  4. настройки структуры схемы;
  5. общие настройки конвертора.

Остановимся подробнее на каждом пункте.

  1. При экспорте проекта схемы из Max+Plus II, происходит переименование шин состоящих из нескольких выводов, имён связей, имён элементов и т.д. Иными словами, имена которые задал разработчик в системе проектирования, могут иметь другие названия в файле экспортных временных диаграмм тестовых векторов и в структуре схемы на языке EDIF. Ситуация усложняется ещё тем, что формат имён выводов в системе моделирования Невод, которая использует конвертированный проект в базисе БМК, имеет другие правила построения имён идентификаторов. На пример, одной шине выводов может соответствовать четыре имени:
    • исходное имя в Max+Plus II;
    • имя в EDIF файле;
    • имя в тесте схемы;
    • имя в системе моделирования.

    Опции данной группы позволяют настроить тип выводов схемы, имён связей и элементов. В данную группу также входят функции, которые изменяют формат конвертирования файлов в базис БМК.

  2. Формирование временной сетки обеспечивающей построения тестов с постоянным периодом подачи входных воздействий, т.е. по правилам КИО для БМК. В зависимости от выбранного корпуса микросхемы указывается напряжение питания, максимально возможное количество выводов, номера выводов земли и питания, данные для карты заказа и т.д.

  3. Разработчик может для исходной схемы в базисе ПЛИС создавать несколько файлов тестов, причём все они могут содержать различные выводы. Настройки данной группы, в зависимости от требований к формату тестов, могут изменять систему исчисления тестовых элементарных проверок, доопределять в тесте не заданные выводы, разбивать вектора на логически законченные блоки, вводить комментарии и т.д. Если в тесте заданы внутренние точки, то при необходимости конвертор их либо устраняет, либо преобразует к определённому виду.

  4. Настройки данного типа позволяют модифицировать структуру схемы. Виды модификаций зависят от требований системы моделирования к структуре схемы, а также от различных проблем появляющихся после перевода проекта, в базис БМК. Все модификации можно задать с помощью опций конвертора, либо их написать на языке микроопераций, который встроен в конвертор. На пример, требуется ввести цепи сброса триггеров в схеме. Для этого включается соответствующая опция, либо пишутся следующие команды для каждого триггера:
    #CreateElem RESDFF:RESDFF_1;//объявление элемента сброса
    #ReplacePin DFF_1/PRN=RESDFF_1/R_PRNCIR; //замена выводов триггера DFF_1
    #ReplacePin DFF_1/CLRN=RESDFF_1/R_CLRNCIR; //замена выводов триггера DFF_1
    #CreateNet DFF_1/PRN,RESDFF_1/R_PRN;//создание новой связи для триггера
    #CreateNet DFF_1/CLRN,RESDFF_1/R_CLRN;//создание новой связи для триггера
    #CreateElem AMPLIFIER:AMPLIFIERLev1_1; //создание усилителя сигнала 
    #CreateNet AMPLIFIERLev1_1/Y,RESDFF_1/R_RES;//подключение усилителя
    #CreateNet PinResForDFF,AMPLIFIERLev1_1/IN1;//создание вывода схемы для сброса
    

    Здесь после знака # пишется соответствующая команда, после чего указываются операнды для данной команды.

    Если модификация схемы стандартная, т.е. заданы режимы установки сброса триггеров, ввод блоков управления двунаправленными выводами, чистка проекта и многие другие, то конвертор данные команды пишет автоматически, после чего их можно просмотреть. Если требуется не стандартная модификация, то разработчик пишет код на языке микроопераций, после чего запускается компилятор конвертора, для создания исполняемого файла, который в дальнейшем используется при конвертировании схемы.

  5. К данной группе относятся функции поиска, позволяющие отыскивать фрагмент схемы между двумя заданными выводами, для последующего анализа. Также относятся опции необходимые для создания отчётов о процессе конвертирования, типе выявленных ошибок в схеме и т.д.

Существует категория ошибок, которые не влияют на процесс моделирования конвертированной схемы в базисе БМК, но такие ошибки приведут к неопределённому поведению схемы, на этапе её изготовления[5]. Примером таких ошибок является нарушение нагрузочных способностей элементов. Для устранения этой ошибки конвертор ConvChip автоматически находит "перегрузки" и формирует цепь усиления сигнала. Естественно, что на логику процесса моделирования такая ошибка не повлияет, но реальная схема может работать не корректно.

Заключение

Рассматриваемый конвертор, имеет большое количество различных инструментальных средств, позволяющих анализировать работу схемы. В настоящее время существуют пакеты программ, позволяющие выполнять рассматриваемый перевод схем, но ни один из них не имеет функций необходимых для оптимального перевода проектов их базиса ПЛИС в базис БМК. Как правило, данные программы только переводят схему и тесты из одного формата в другой, без каких - либо изменений, которые рассматривались в данной статье. К тому же, они не имею гибкой настройки под конкретную библиотеку БМК.

Литература

  1. Точчи, Рональд, Дж.,Уидмер, Нил.С. Цифровые системы. Теория и практика, 8 - е издание.: Пер. с англ. - М.: Издательский дом "Вильямс", 2004. - 1024 с.
  2. Bursky D. Advanced CPLD Architectures Challeng FPGA, Gas //Electronic Design. - 1998. - № 22. - pp. 78 - 86
  3. Комолов Д.А. Системы автоматизированного проектирования фирмы Altera Max+Plus II2 М.: "РадиоСофт", 2002, - 355 с.
  4. Стешенко В.Б. ПЛИС фирмы Altera: проектирование устройств обработки сигналов. - М.: "ДОДЭКА", 2000, - 126 с.
  5. Brown S.D., Fransis R., Rose J., Vranesic Z. Field - Programmable Gate Arrays. - Kluwer Academic, Boston, 1992.





 
Впервые? | Реклама на сайте | О проекте | Карта портала
тел. редакции: +7 (495) 514 4110. e-mail:info@eust.ru
©1998-2016 ООО Рынок Микроэлектроники