XC9500XL - семейство 3В программируемых микросхем Fast Flash CPLD

Основные особенности

• Технология производства: 0.35мкм кМОП Fast Flash
• Системная частота: до 200МГц
• Задержка распространения сигнала от входа до выхода: до 4нс
• Диапазон ёмкости от 36 до 288 макроячеек (от 800 до 6400 эквивалентных логических вентилей)
• Перепрограммируются непосредственно в системе

  10 000 циклов перепрограммирования

  20 лет хранения конфигурации

• Возможности закрепления выводов перед трассировкой
• Наличие гибкого функционального блока 54V18, в котором любая из 18 макроячеек функционального блока может выполнять логическую функцию 54 переменных от 1 до 90 термов, а также имеет глобальный и программируемый тактовые сигналы, сигнал разрешение выхода, сигналы установки и сброса триггера

  

• Программируемый режим пониженной потребляемой мощности в каждой макроячейке
• Управление задержкой сигнала по любому из выходов
• Возможность защиты схемы от копирования
• Мощный выход - 24 мА
• Совместимость с 2.5В, 3.3В, 5В логикой по входу и с 2.5В, 3.3В по выходу
• Полная поддержка периферийного сканирования в соответствии со стандартом IEEE Std 1149.1 (JTAG).
• Совместимость по цоколевке с семейством XC9500
• Поддержка проектирования программным обеспечением Xilinx Alliance Series, Xilinx Foundation Series, WebFitter и WebPack

	Макроячеек	Эквивалентные логические вентили	Задержка pin-to-pin	Триггеров	Максимум пользовательских блоков ввода-вывода	Корпуса
XC9536XL	36	800	4	36	36	44PC 48CSP 64VQ
XC9572XL	72	1600	5	72	72	44PC 48CSP 64VQ 100TQ
XC95144XL	144	3200	5	144	117	100TQ 144TQ 144CSP
XC95288XL	288	6400	6	288	192	144TQ 208HQ 256BG 280CSP

Документация:

425 Kb Engl Полное описание ПЛИС семейства XC9500XL

---

---

Главная - Микросхемы - DOC - ЖКИ - Источники питания - Электромеханика - Интерфейсы - Программы - Применения - Статьи