32-разрядный RISC микроконтроллер KS32C50100

    Недорогой высокопроизводительный 32-разрядный RISC микроконтроллер KS32C50100 фирмы Samsung ориентирован на использование в сетях на основе Ethernet. Микроконтроллер разрабатывался как интегральный Ethernet контроллер, предназначенный для применения в коммуникационных хабах и маршрутизаторах.

    В основе микроконтроллера KS32C50100 замечательное ядро ARM7TDMI - ядро 32-разрядного универсального RISC микропроцессора, разработанного фирмой ARM. Макроячейка ядра ARM7TDMI имеет малое потребление и разработана для использования в ориентированных на применения и заказных интегральных схемах. Элегантная, полностью статическая схема в наибольшей мере соответствует требованиям критичных к стоимости и потреблению применений.

    В основу архитектуры ядра ARM7TDMI положен принцип компьютеров с сокращенным набором команд (Reduced Instruction Set Computer - RISC), что делает систему команд и механизм их декодирования более простыми и экономичными, обеспечивает высокую эффективность команд и отличный, в реальном времени, отклик на прерывания. Важной особенностью ядра ARM7TDMI - дальнейшего развития ядра ARM7, является уникальная особенность архитектуры, получившая название THUMB, и расширяющая базовую ARM архитектуру, работающую с 32-разрядными командами, возможностью использования 16-разрядных команд THUMB. THUMB команды половинной ширины позволяют формировать очень плотный код, который в ядре преобразуется в обычную 32-разрядную ARM команду. Другими словами, ядро ARM7TDMI способно работать с 16-разрядными командами обеспечивая, в то же время, производительность 32-разрядной системы.

Тип прибора Макс. тактовая частота (внешняя/внутренняя), МГц Встроенная память, Кбайт Напряжение питания, В Потребление в рабочем режиме, мА Диапазон рабочих температур Корпус KS32C50100 10/50 8 3,3±5% 230 от 0°C до 70°C QFP 208 выводов

    На кристалле микроконтроллера, кроме ядра, интегрированы: двунаправленный ассоциативный единый кэш/ SRAM (8 Кбайт), контроллер Ethernet, два блока высокоуровневого управления каналами данных (HDLC), два канала UART, 2-канальный GDMA, два 32-разрядных таймера и 18 программируемых портов I/O. Во встроенную логику входят: контроллер прерываний, контроллер DRAM и контроллер ROM/SRAM и Flash памяти.

Рис. 1. Блок-схема микроконтроллера KS32C50100

    Наличие в микроконтроллере конфигурируемого единого кэш/SRAM и Ethernet контроллера способствует существенному снижению общей стоимости системы.

    Главной особенностью микроконтроллера KS32C50100 является встроенный Ethernet контроллер, работающий в полудуплексном или полнодуплексном режиме с производительностью как 100-Mbits, так и 10-Mbits. В полудуплексном режиме контроллер поддерживает множественное обращение с контролем несущей (IEEE 802.3) с протоколом детектирования столкновений (CSMA/CD). В полнодуплексном режиме поддерживается MAC уровень управления (IEEE 802.3), включая обработку пауз при управлении потоком данных.

    MAC уровень контроллера Ethernet поддерживает как независимый от среды интерфейс (media independent interface - MII), так и интерфейс буферированного DMA (buffered DMA interface - BDI). MAC уровень содержит блоки приема и передачи, блок управления потоком данных и ассоциативное ЗУ (content addressable memory - CAM), для хранения сетевых адресов, и ряд регистров команд, состояний и счетчиков ошибок.

    Интерфейс MII формирует синхросигнал приема/передачи с частотой 25 МГц, при работе с производительностью 100-Mbit/s, или 2,5 МГц, при работе с производительностью 10-Mbit/s. Интерфейс MII соответствует требованиям стандартов ISO/IEC 802-3, предъявляемым к независимым от среды уровням, разделяющим физический уровень и MAC уровень.

Рис.2. Упрощенная блок-схема контроллера Ethernet.

    Взаимодействие всех блоков микроконтроллера организует системный администратор, выполняющий следующие функции:

• Организацию запросов обращения, на основе фиксированных приоритетов, ведущих блоков к системной шине. Например, если ведущий блок, такой как контроллер DMA или CPU генерируют адрес, соответствующий банку DRAM, контроллер DRAM системного администратора генерирует сигналы адресации нормальной/EDO или SDRAM. Сигналы интерфейса с нормальной/EDO или SDRAM могут переключаться в SYSCFG.
• Организацию необходимых сигналов трафика шины между микроконтроллером и ROM/SRAM и внешними банками I/O.
• Компенсацию различия в ширине шин при организации потока данных между шиной внешней памяти и внутренней шины данных.
• Микроконтроллер поддерживает режимы слов с различным направлением байтов в слове (little and big endian) при обмене данными с внешней памятью и I/O устройствами.

    Двухканальный универсальный DMA (GDMA) без привлечения CPU выполняет следующие пересылки данных:

• Память-память(в память и из памяти)
• UART-память (последовательный порт в/из памяти)

    Встроенный GDMA может быть вызван программой и/или внешним запросом DMA (nXDREQ). Остановленный GDMA может быть инициирован (перезапущен) программными средствами.

    CPU выявляет момент завершения работы GDMA путем программного опроса и/или принимая соответствующее, сгенерированное внутри прерывание GDMA. Контроллер GDMA способен инкрементировать/декрементировать адреса источника и назначения и выполнять 8-разрядные, 16-разрядные и 32-разрядные пересылки данных.