AT94K05/10/40AL

Серия интегральных схем с программируемым системным уровнем (FPSLIC) на основе 5…40 тыс. вентилей AT40K FPGA и 8-разр. AVR-микроконтроллера

Отличительные особенности:

• Монолитная интегральная схема с программируемым системным уровнем (FPSLIC™)

  - FPGA AT40K на основе статического ОЗУ со встроенным высокопроизводительным RISC AVR-ядром, обширным статическим ОЗУ для хранения данных и инструкций, а также внутрисхемным эмулятором с интерфейсом JTAG

• 5000…40000 вентилей AT40K FPGA на основе статического FreeRAM™

  - 2 - 18.4 кбит распределенных одно/двупортовых статических ОЗУ пользователя

  - Высокопроизводительный ЦСП

  - Динамическая внутрисистемная реконфигурация - возможность конфигурации FPGA под управлением AVR-микроконтроллера для поддержки проектов Cache Logic®

  - Очень малое статическое и динамическое потребление, что идеально для портативных и карманных приложений

• Запатентованная усиленная AVR RISC-архитектура

  - Свыше 120 эффективных инструкций, большинство которых выполняются за один такт синхронизации

  - Высокопроизводительное аппаратное умножающее устройство для цифровой обработки сигналов

  - Достигает производительности 1 млн. оп. в сек. на каждом 1 МГц тактовой частоты

  - Архитектура содержит 32 8-разр. регистров общего назначения и оптимизирована под Си-код

  - Экономичные режимы работы: холостой ход (Idle), экономичный (Power-save) и снижение мощности (Power-down)

  - Потребление в дежурном режиме 100 мкА и типичное потребление в активном режиме 2-3 мА/МГц

• До 36 кбайт статического ОЗУ с динамическим распределением инструкций и данных

  - До 32 кбайт внутреннего 16-разр. статического ОЗУ памяти программ (15 нс)

  - До 16 кбайт внутреннего 8-разр. статического ОЗУ данных (15 нс)

• Интерфейс JTAG (совместим со стандартом IEEE 1149.1)

  - Поддержка встроенного блока отладки

  - Ограниченная поддержка граничного сканирования в соответствии со стандартом JTAG (сканирование портов AVR)

• Фиксированные периферийные устройства AVR-микроконтроллера

  - Стандартный 2-проводной последовательный интерфейс

  - Два программируемых последовательных УАПП

  - Два 8-разр. таймера-счетчика с отдельным предделителем и ШИМ

  - Один 16-разр. таймер-счетчик с отдельным предделителем, режимами компаратора и захвата, а двумя 8-, 9- или 10-разр. ШИМ

• Поддержка у FPGA выборочных периферийных устройств

  - Управление периферийными устройствами AVR

  - 16 дешифрированных адресных линий AVR связаны непосредственно с FPGA

  - Макробиблиотека выборочных периферийных устройств

• 16 FPGA с внутренними прерываниями AVR-ядра
• До 4 внешних прерываний AVR-ядра
• 8 глобальных схем синхронизации FPGA

  - Два источника синхронизации FPGA, управляемых логикой AVR

  - Возможность доступа к глобальной синхронизации FPGA через ядро FPGA

• Несколько схем генераторов

  - Программируемый сторожевой таймер со встроенным генератором

  - Генератор для внутренней схемы синхронизации AVR

  - Программно-выбираемая частота синхронизации

  - Генератор для реализации часов реального времени

• VCC: 3.0В-3.6В
• Ввод-вывод FPGA, совместимый с интерфейсом PCI на 3.3В, 33 МГц

  - Нагрузочная способность линий ввода-вывода 20 мА (втекающий и вытекающий токи)

  - Все линии ввода-вывода FPGA раздельно программируются

• Высокопроизводительная, экономичная КМОП-технология 0,35 мкм с пятислойной металлизацией
• Современное программное обеспечение для проектирования
• Ввод-вывод, совместимый с 5В-ыми уровнями

Архитектура AT94K:

Общее описание:

AT94KAL - серия семейства FPSLIC, которое сочетает в одной микросхеме серию популярной программируемой логики AT40K FPGA и высокопроизводительный 8-разр. AVR RISC-микроконтроллер со стандартными периферийными устройствами. В состав микросхем AT94KAL также входят расширенное статическое ОЗУ данных/инструкций и логика управления. Микросхемы выпускаются по КМОП-технологии Atmel 0.35 мкм с пятислойной металлизацией.

Ядро AT40K FPGA полностью совместимо с 3.3В PCI, является FPGA с основой на статическом ОЗУ с синхронной/асинхронной работой (время распространения 10 нс), поддержкой двупортового/однопортового статического ОЗУ, с 8 источниками глобальной синхронизации, поддержкой Cache Logic (частичная или полная реконфигурация без потери данных) и количеством вентилей от 5000 до 40000.

Наименование	AT94K05AL	AT94K10AL	AT94K40AL
Кол. вентилей FPGA	5K	10K	40K
Кол. ядерных ячеек FPGA	256	576	2304
Кол. бит стат. ОЗУ FPGA	2048	4096	18432
Кол. регистров FPGA (всего)	436	846	2862
Макс. кол. линий ввода-вывода пользователя у FPGA	96	144	288
Кол. программируемых линий ввода-вывода AVR-процессора	8	16	16
Статическое ОЗУ памяти программ	4-16 кбайт	20-32 кбайт	20-32 кбайт
Статическое ОЗУ памяти данных	4-16 кбайт	4-16 кбайт	4-16 кбайт
Аппаратное умножающее устройство (8 разр.)	Есть	Есть	Есть
2-пров. последовательный интерфейс	Есть	Есть	Есть
УАПП	2	2	2
Сторожевой таймер	Есть	Есть	Есть
Таймеры-счетчики	3	3	3
Часы реального времени	Есть	Есть	Есть
Внутрисхемный эмулятор с JTAG	Есть(1)	Есть(1)	Есть(1)
Типичная производительность ядра AVR при тактовой часоте 25МГц	19 млн.оп. в сек.	19 млн.оп. в сек.	19 млн.оп. в сек.
Рабочее напряжение(2) AL	3.0 -3.6В(2)	3.0 -3.6В(2)	3.0 -3.6В(2)

Прим.:

1. Микросхемы FPSLIC с поддержкой JTAG ICE маркируются символом "J" вслед за кодом устройства, например, 4201 (без поддержки ICE) и 4201J (с поддержкой ICE).
2. При разводке печатной платы с FPSLIC необходимо предусмотреть раздельное питание. См. рекомендации по применению "Разработка на основе AT94KAL и AT94SAL с поддержкой раздельного питания", доступные по ссылке http://www.atmel.com/atmel/acrobat/doc2308.pdf.

Встроенное ядро AVR достигает производительности 1 млн.оп. в секунду при тактировании частотой 1 МГц за счет выполнения большинства инструкций за один машинный цикл, что позволяет проектировщикам оптимизировать соотношение энергопотребления и быстродействия. Ядро AVR выполнено по усиленной RISC-архитектуре, которое сочетает богатый набор инструкций с 32 рабочими регистрами общего назначения. Все 32 регистра непосредственно подключены к арифметико-логическому устройству (АЛУ), что позволяет указывать в одной инструкции два регистра и выполнить ее за один машинный цикл. В конечном счете данная архитектура позволяет достичь производительности на порядок выше по сравнению с традиционными CISC-микроконтроллерами при равной тактовой частоте. Код программы AVR исполняется во внутреннем статическом ОЗУ. И конфигурационное статическое ОЗУ FPGA и код инструкций AVR в статическом ОЗУ могут автоматически загружаться при подаче питания из внутрисистемно-программируемого (ISP) последовательного конфигурационного ЭСППЗУ AT17 или из поддерживаемых ATFS FPSLIC. Современное средство для проектирования на основе FPSLIC "System Designer™" разрабатывалось одновременно с архитектурой FPSLIC и нацелено на снижение затрат времени на разработку продукции за счет совмещения в одной среде процесса разработки и отладки программного обеспечения для микроконтроллера; разработки, размещения и трассировки FPGA; а также проверки всей системы в целом.

Таблица 2. Поддерживаемые ATFS

Наименование FPSLIC	Поддерживаемое ATFS	Конфигурационные данные	Резервная память
AT94K05	ATFS05	226520 бит	35624 бит
AT94K10	ATFS10	430488 бит	93800 бит
AT94K40	ATFS40	815382 бит	233194 бит

Документация:

2900 Kb Engl Описаниемикросхем серии

Найти поставщиков вы можете перейдя по ссылке Каталог фирм микроэлектроники