Отладочный комплект Altera Arria V GT FPGA
Плата Altera Arria V GT FPGA представляет собой завершенную отладочную платформу, включающую все необходимое программное и аппаратное обеспечение для немедленного начала разработки приложений на базе ПЛИС FPGA. Отладочный комплект соответствует требованиям директивы RoHS.
Состав отладочного комплекта
- Центральное устройство
- ПЛИС FPGA серии Arria V GT 5AGTD7H3F40I3N
- Система конфигурирования
- Конфигурация в режиме Fast Passive Parallel (FPP) посредством ПЛИС CPLD серии MAX® II и FLASH памяти
- Интегрированный загрузчик USB-Blaster® II
- Пользовательские устройства ввода/вывода
- Три пользовательские кнопки (для каждой ПЛИС FPGA)
- Восьми-позиционный DIP-переключатель (для каждой ПЛИС FPGA)
- Восемь пользовательских светодиодов (для каждой ПЛИС FPGA)
- Алфавитно-цифровой ЖКИ 16х2
- Устройства памяти
- 1152 Мбайт DDR3 SDRAM с 72-битнрй шиной
- 1024 Мбайт DDR3 SDRAM с 64-битной шиной + 512 Мбайт DDR3 SDRAM с 32-битной шиной
- 4.5 Мбайт (1 Мбит х 36 бит) QDR II+ SRAM
- Компоненты и интерфейсы
- Группа контактов под слот PCIe x8
- Два разъема HSMC (высокоскоростной интерфейс подключения плат расширения)
- Один разъем FMC (интерфейс подключения плат расширения с ПЛИС FPGA)
- Один разъем BullsEye
- Разъем SMB-шины входа/выхода последовательного цифрового интерфейса (SDI)
- Два оптических порта SFP+
- 10/100/1000 Мбит/с Ethernet с физическим уровнем (SGMII), разъем RJ-45
- Среда разработки Quartus II, включенная в отладочный комплект
- ПО версии Quartus II Development Kit Edition, годовая лицензия
Внутренняя архитектура отладочного комплекта Altera Arria V GT FPGA |
Документация:
